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Crossing Chiplet Boundaries With PCIe Over UCIe
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PCIe 8.0 over UCIe 3.0：将成熟协议带入Chiplet时代
PCIe 8.0 Over UCIe 3.0: Bringing A Proven Protocol Into The Chiplet Era
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Delos Data 以数据接口瞄准异构 AI
Delos Data Targets Heterogeneous AI with Data Interface
摘要显示，Delos Data 的 Apollo 芯片粒旨在桥接不同的端点语义与互连，构建一个跨越 GPU、加速器、CPU 和内存的低延迟域，从而应对异构 AI 计算场景。该方案试图解决多类型计算单元协同时的数据接口与延迟问题，但原文未披露具体性能指标或客户信息。
意义：异构计算中跨芯片数据接口与延迟是瓶颈，该方案若落地可简化多加速器协同，对 AI 基础设施开发者有参考价值。
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面向多裸片器件的片上网络（NoC）
A Network-on-Chip (NoC) For Multi-Die Devices
摘要显示，该文讨论面向多芯片粒（multi-die）器件的片上网络（NoC）设计，核心思路是通过稳定、不变的接口，将 NoC 原生的分组化（packetized）流量直接跨芯片粒边界传输，从而避免协议转换带来的开销。
意义：对做 Chiplet/多die 互联的开发者有参考价值：用统一不变接口直传 NoC 分组，可简化 die 间互连、降低转换开销。
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管理3D-IC设计与IP
Managing 3D-IC Design And IP
摘要显示，3D-IC设计与IP管理面临多芯片异构集成的挑战，设计数据管理、可追溯性和版本控制被视为关键环节。文章指出，这些能力对于确保多芯片设计的正确性与可维护性至关重要。
意义：3D-IC与Chiplet设计日益复杂，开发者需重视数据管理与版本控制，以提升设计可靠性和协作效率。
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3D芯片推动EDA进入新领域
3D Chips Push EDA Into New Territory
摘要显示，随着AI芯片转向堆叠式、基于chiplet的架构，EDA供应商正在重新改造成熟工具，以支持跨域分析、更快的设计空间探索以及代理式AI辅助。此举旨在应对3D集成带来的设计复杂性挑战。
意义：EDA工具向跨域分析和AI辅助演进，将直接影响3D芯片与chiplet设计的效率，降低先进封装设计门槛。
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Arm与TSMC展示业界首款7nm基于Arm的CoWoS®小芯片，面向高性能计算
Arm and TSMC Demonstrate Industry’s First 7nm Arm-based CoWoS® Chiplets for High-Performance Computing - pr.tsmc.com
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3D异质集成系统中的多千瓦功率传输设计（明尼苏达大学）
Designing Multi-kW Power Delivery In 3D Heterogeneously Integrated Systems (U. of Minnesota)
摘要显示，明尼苏达大学研究人员发表技术论文《面向先进3D异质集成的多千瓦供电方法》，指出计算能力强大的系统需要大量电力，高功率密度和引脚数瓶颈使可靠稳健的供电成为重大挑战，论文概述了相关方法。
意义：3D chiplet系统功耗持续攀升，供电与引脚瓶颈正成为先进封装设计的核心约束，该方向值得开发者关注。
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芯片行业技术论文汇总：9月22日
Chip Industry Technical Paper Roundup: Sept. 22
摘要显示，本期芯片行业技术论文汇总涵盖多个方向：面向2.5D/3D IC的AI热建模、chiplet与AI加速器协同设计、BEOL热导率、基于智能体的DRC修复、面向密集布线的强化学习、面向数字EDA的LLM编排，以及用于神经形态计算的chiplet互连。内容以论文标题式列举为主，未提供具体数据或结论。
意义：反映AI正加速渗透芯片热管理、物理验证、布线及EDA流程编排等关键环节，为开发者指明先进封装与AI辅助设计的技术趋势。
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Arm与TSMC展示业界首款7nm基于Arm的CoWoS小芯片，面向高性能计算
Arm and TSMC Demonstrate Industry’s First 7nm Arm-based CoWoS® Chiplets for High-Performance Computing Hsinchu, Taiwan R.O.C. - pr.tsmc.com
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Arm与TSMC展示业界首款7nm基于Arm的CoWoS®小芯片，面向高性能计算
Arm and TSMC Demonstrate Industry’s First 7nm Arm-based CoWoS® Chiplets for High-Performance Computing - pr.tsmc.com
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Chiplet协同设计框架降低AI加速器能耗与设计成本（密歇根大学）
Chiplet Co-Design Framework Reduces Energy and Design Costs for AI Accelerators (University of Michigan)
摘要显示，密歇根大学研究人员发表技术论文《Fengshui: Demystifying Chiplet Ecosystem and Bespoke Neural Network Accelerator Codesign》，提出名为Fengshui的芯粒生态与加速器协同设计框架，可联合优化芯粒池组成与定制专用集成电路（BASIC）设计，旨在降低AI加速器的能耗与设计成本。论文发布时间标注为2026年9月。
意义：芯粒与定制加速器协同优化，有望降低AI芯片设计门槛与能耗，为chiplet生态提供可复用方法论。
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开放基准评估2.5D和3D IC的AI热模型（UTS、慕尼黑工大、上海科大）
Open Benchmark Evaluates AI Thermal Models for 2.5D and 3D ICs (UTS, TU Munich, ShanghaiTech)
摘要显示，悉尼科技大学、上海科技大学和慕尼黑工业大学的研究人员联合发表了一篇题为“IC-ThermBench: An Open, Progressive Benchmark for Generalizable 2.5D/3D-IC Thermal Learning”的技术论文。该基准结合了已有的3D-IC稳态、瞬态及工业封装任务，并新增了一个包含50,000个样本的2.5D chiplet数据集，旨在评估AI热模型的泛化能力。
意义：为AI驱动的2.5D/3D IC热分析提供标准化评估平台，有助于推动热建模方法的可复现性与泛化能力比较。
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统一Chiplet网络扩展神经形态计算系统（海德堡大学）
Unified Chiplet Network Scales Neuromorphic Computing Systems (Heidelberg University)
摘要显示，海德堡大学研究人员发表技术论文《面向基于芯粒扩展 BrainScaleS 神经形态系统的统一互连网络》，提出芯粒设计相比单片扩展具有成本和灵活性优势，可应对模拟设计扩展难题；实现基于芯粒的 BSS-2 架构需要相应的互连网络。
意义：为神经形态计算提供可扩展的芯粒互连方案，对模拟计算与 chiplet 架构开发者有参考价值。
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从硅到系统：异构集成作为AI性能引擎
From Silicon To Systems: Heterogeneous Integration As The Engine Of AI Performance
摘要显示，随着AI算力需求增长，异构集成与基于芯粒（chiplet）的系统正成为提升性能的关键路径。文章指出，设计空间探索必须成为先进封装与芯粒系统开发的核心能力，以应对从单一芯片向系统级设计的转变。
意义：提示开发者：AI性能提升正从制程微缩转向先进封装与芯粒异构集成，设计空间探索工具与方法学将成为关键竞争力。
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未来芯片：超越摩尔定律的颠覆性技术
摘要显示，该内容探讨Chiplet、光子芯片、量子计算等前沿技术，展望芯片未来发展方向，意在激发读者对科技未来的想象。
意义：Chiplet、光子芯片与量子计算代表后摩尔时代的关键路径，影响AI算力供给与芯片架构选择。
