- 资讯公开站Digitimes
Synopsys与OpenAI共享AI芯片设计模型收入
Synopsys and OpenAI to share revenue from AI model built to run chip design tools
Synopsys于2026年9月30日宣布与OpenAI签署协议，共同构建用于运行芯片设计工具的生成式AI模型并分享收益，以应对生成式AI对EDA业务的冲击。
- 资讯公开站Semiconductor Engineering
摩尔定律AI：将智能体AI应用于芯片设计
Moore’s Law AI: Applying Agentic AI Across Chip Design
- 资讯公开站Digitimes
CoWoS幕后（下）：台积电如何将小众封装实验变成行业标准
Behind CoWoS (part 2): How TSMC turned a niche packaging experiment into an industry standard
随着芯片设计进入AI时代，异质集成推动台积电、三星、英特尔等代工巨头将先进前段制程能力引入后段封装。IMAPS主席郑新普博士在访谈第二部分中讲述这一历程。
- 资讯公开站Semiconductor Engineering
单一基板不再通吃一切
One Substrate No Longer Rules Them All
摘要显示，半导体工程文章指出，随着封装尺寸增大、布线精度提升以及功能嵌入需求增加，先进基板正从通用化设计转向针对特定应用的定制化方案，单一基板不再能覆盖所有场景。
意义：对芯片设计与封装开发者而言，意味着需更早考虑基板定制，推动设计与制造协同优化。
- 资讯公开站Semiconductor Engineering
A7 CFET与A10纳米片FET对比：从寄生效应到芯片可靠性（TUM、UNIMORE、应用材料）
Comparing A7 CFET and A10 Nanosheet FETs From Parasitics to Chip Reliability (TUM, UNIMORE, Applied Materials)
摘要显示，来自慕尼黑工业大学、摩德纳与雷焦艾米利亚大学及应用材料的研究人员发表技术论文，提出一种基于物理的热感知与老化感知的系统-技术协同评估流程，用于比较A7 CFET与A10纳米片FET技术，评估范围从单元寄生RC到芯片可靠性。
意义：为先进节点CFET与纳米片FET的选型提供从寄生到可靠性的系统级评估方法，有助于芯片设计者权衡工艺与可靠性。
- 资讯公开站Semiconductor Engineering
芯片行业一周回顾
Chip Industry Week In Review
摘要显示，本周芯片行业动态包括：AI智能体在芯片设计中的应用进一步深入；中国加大AI算力与存储投入；设备与关键材料的芯片供应链趋紧；台积电合作伙伴加速推进；集成电路向太空领域拓展；光学技术、神经超分辨率、汽车后量子密码取得进展；普渡大学与伊利诺伊大学厄巴纳-香槟分校合作开展劳动力培训。
意义：AI智能体渗透芯片设计、中国强化算力自主、供应链收紧，直接影响芯片研发效率与全球产业格局。
- 资讯公开站EE Times
台积电设计生态演进：用 AI 塑造 AI 未来
Inside TSMC’s Evolving Design Ecosystem: Shaping the Future of AI, with AI
摘要显示，台积电在EE Times上分享了其开放创新平台生态的最新进展，并提出利用台积电AI设计套件（TSMC AI Design Kit）支持AI驱动的代理式工作流的愿景。文章标题强调以AI塑造AI的未来，但摘要未披露具体技术细节、性能数据或合作方信息。
意义：台积电设计生态向AI代理工作流延伸，可能影响芯片设计工具链与EDA生态走向。
- 资讯公开站Semiconductor Engineering
管理3D-IC设计与IP
Managing 3D-IC Design And IP
摘要显示，3D-IC设计与IP管理面临多芯片异构集成的挑战，设计数据管理、可追溯性和版本控制被视为关键环节。文章指出，这些能力对于确保多芯片设计的正确性与可维护性至关重要。
意义：3D-IC与Chiplet设计日益复杂，开发者需重视数据管理与版本控制，以提升设计可靠性和协作效率。
- 资讯公开站Semiconductor Engineering
当AI智能体跨越芯片设计孤岛
When AI Agents Cross Chip Design Silos
摘要显示，随着AI代理在芯片设计中的作用范围扩大，专业化和编排正变得更加重要，但协调、控制与信任仍是挑战。文章探讨了AI代理跨设计孤岛时的协作难题，指出需要新的机制来确保有效整合。
意义：AI代理进入芯片设计可提升效率，但跨团队协作与信任问题亟待解决，对EDA工具和AI集成有影响。
- 资讯公开站Semiconductor Engineering
面向下一代量子应用的AI驱动器件建模
AI-Driven Device Modeling For Next Generation Quantum Applications
摘要显示，该文探讨在低温环境下提取先进紧凑模型，并利用混合人工神经网络（ANN）方法克服其不足，以支持下一代量子应用。文章来自Semiconductor Engineering，但未提供具体实验数据、机构或性能指标。
意义：AI辅助紧凑模型有望提升量子器件在低温下的建模精度，为量子芯片设计提供新思路。
- 资讯公开站Semiconductor Engineering
从一开始就构建安全的 SoC
Build Secure SoCs From The Start
摘要显示，该文提供了一份关于现代半导体设计中硬件安全保证的实用指南，强调从设计起点就将安全纳入SoC开发流程。文章可能涵盖安全架构、验证方法及流程集成等实践内容，但具体技术细节未在摘要中展开。
意义：硬件安全左移可降低SoC漏洞风险，对芯片设计者和嵌入式AI开发者具有工程指导意义。
- 资讯公开站Semiconductor Engineering
为 AI 驱动的半导体设计构建互联、情境化的数据骨干
Building A Connected, Contextual Data Backbone For AI-Driven Semiconductor Design
摘要显示，文章探讨了设计团队为何需要先组织再优化数据，以及如何利用专为芯片设计生命周期打造的AI就绪数据管理基础。内容强调构建互联、上下文关联的数据骨干对AI驱动半导体设计的重要性，但未披露具体技术方案或数据指标。
意义：AI辅助芯片设计依赖高质量、上下文完整的数据；该文提示开发者需先建立统一数据骨干，再谈优化与自动化。
- 资讯公开站Semiconductor Engineering
博客综述：9 月 23 日
Blog Review: Sept. 23
摘要显示，本期博客综述涵盖多个主题：数字孪生与热传感器、智能体AI工作流、物理AI需要新硅片，以及RF设计的变化。内容来自Semiconductor Engineering的博客汇总，具体细节需查阅原文。
意义：为开发者与AI行业提供半导体领域前沿动态，涉及AI工作流与芯片设计趋势。
- 资讯公开站Semiconductor Engineering
芯片行业技术论文汇总：9月22日
Chip Industry Technical Paper Roundup: Sept. 22
摘要显示，本期芯片行业技术论文汇总涵盖多个方向：面向2.5D/3D IC的AI热建模、chiplet与AI加速器协同设计、BEOL热导率、基于智能体的DRC修复、面向密集布线的强化学习、面向数字EDA的LLM编排，以及用于神经形态计算的chiplet互连。内容以论文标题式列举为主，未提供具体数据或结论。
意义：反映AI正加速渗透芯片热管理、物理验证、布线及EDA流程编排等关键环节，为开发者指明先进封装与AI辅助设计的技术趋势。
- 资讯公开站Semiconductor Engineering
检测综合后门级网表中的硬件木马（威斯康星大学麦迪逊分校、Marist）
Detecting Hardware Trojans in Synthesized Gate-Level Netlists (UW-Madison, Marist)
摘要显示，威斯康星大学麦迪逊分校与Marist大学的研究者发表论文《Demystifying Gate-Level Localization of RTL Trojans》，发现RTL木马在综合后呈现稳定的结构与信号流模式，可借助针对性启发式方法而非通用机器学习特征学习进行有效检测，并提出轻量级启发式方案LoRD。
意义：为芯片设计安全提供轻量级、可解释的硬件木马检测思路，降低对大规模ML训练的依赖。
- 资讯公开站Semiconductor Engineering
智能体在更高抽象层级用HLS能设计出更好的芯片吗（UCLA）
Can Agents Design Better Chips When Operating At A Higher Level Of Abstraction Using HLS (UCLA)
摘要显示，UCLA 研究人员发表技术论文《Can Agents Design Better Chips with a Higher Level Abstraction?》，探讨 LLM 智能体在芯片设计中的应用。论文指出，现有方法大多直接在 RTL 层面操作，作者转而研究智能体能否利用更高层级抽象（如 HLS）来设计更好的芯片，并对比了直接方法与更高抽象层级方法。
意义：为 LLM 智能体参与芯片设计提供新思路：从 RTL 转向 HLS 等更高抽象层级，可能降低设计复杂度并提升自动化效果。
- 资讯公开站EE Times
GUC发布2nm 16 Gbps HBM4E IP
GUC Announces 2nm 16 Gbps HBM4E IP
摘要显示，GUC 宣布推出面向 2nm 工艺的 HBM4E PHY 与控制器 IP，数据传输速率达 16 Gbps，并已被客户用于 AI ASIC 设计。该 IP 定位为设计就绪（design-ready），意味着客户可直接集成到芯片设计中，缩短开发周期。
意义：2nm 工艺下高速 HBM4E IP 的商用化，将加速 AI ASIC 的内存带宽升级，为开发者提供可集成的现成方案。
- 资讯公开站Semiconductor Engineering
智能体AI自动修复设计规则并保持版图等价（普渡大学）
Agentic AI Automates Design-Rule Repair While Preserving Layout Equivalence (Purdue University)
摘要显示，普渡大学研究人员发表技术论文《DRC-Aid: Design-Rule Correction via Agentic Framework utilizing Inference-Time Large Language Models》，提出一种闭环智能体框架，将局部设计规则检查（DRC）修复建模为「验证在环搜索」。为约束组合爆炸的几何修复空间，该方法用确定性规则引擎转换物理验证工具报告的信息。论文称可在保持版图等价的前提下自动完…
意义：若方法成立，可将芯片物理验证中耗时的人工DRC修复环节自动化，为LLM智能体进入EDA流程提供可验证的工程范式。
- 资讯公开站Semiconductor Engineering
Chiplet协同设计框架降低AI加速器能耗与设计成本（密歇根大学）
Chiplet Co-Design Framework Reduces Energy and Design Costs for AI Accelerators (University of Michigan)
摘要显示，密歇根大学研究人员发表技术论文《Fengshui: Demystifying Chiplet Ecosystem and Bespoke Neural Network Accelerator Codesign》，提出名为Fengshui的芯粒生态与加速器协同设计框架，可联合优化芯粒池组成与定制专用集成电路（BASIC）设计，旨在降低AI加速器的能耗与设计成本。论文发布时间标注为2026年9月。
意义：芯粒与定制加速器协同优化，有望降低AI芯片设计门槛与能耗，为chiplet生态提供可复用方法论。
- 资讯公开站Semiconductor Engineering
芯片设计中的AI：从代码生成到EDA编排（爱丁堡大学）
AI in Chip Design: From Code Generation to EDA Orchestration (University of Edinburgh)
摘要显示，爱丁堡大学研究人员发表技术展望文章《LLMs in Digital EDA: A perspective on shifting roles from Generation to Orchestration》，提出三个层级角色：单次生成设计产物的Generator、优化输出的Agent等，揭示能力如何累积，并指出角色正从生成向编排转变。
意义：为LLM在芯片设计自动化中的角色演进提供框架，帮助开发者理解从代码生成到流程编排的技术路径。
- 资讯公开站Semiconductor Engineering
在测试晶圆之前预测硅行为
Predicting Silicon Behavior Years Before Test Wafers
摘要显示，该文章讨论用于高数值孔径（high-NA）EUV应用的光学仿真方法，并强调其已通过晶圆验证。文章标题称可在测试晶圆之前数年预测硅行为，但摘要未提供具体技术细节、数据或机构表态。
意义：高NA EUV是下一代光刻关键，提前预测硅行为可缩短开发周期、降低试错成本，对芯片设计与制造开发者有参考价值。
- 资讯公开站Semiconductor Engineering
博客综述：9月16日
Blog Review: Sept. 16
本期博客综述涵盖多个话题：首次流片成功率下降趋势、工程产能问题、最小时钟周期探讨、PyTorch优化方法以及假冒电子元件挑战。
意义：对芯片开发者而言，首次流片成功率下降和工程产能问题直接影响项目风险与资源规划，PyTorch优化则关联AI硬件效率。
