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检测综合后门级网表中的硬件木马（威斯康星大学麦迪逊分校、Marist）
Detecting Hardware Trojans in Synthesized Gate-Level Netlists (UW-Madison, Marist)
摘要显示，威斯康星大学麦迪逊分校与Marist大学的研究者发表论文《Demystifying Gate-Level Localization of RTL Trojans》，发现RTL木马在综合后呈现稳定的结构与信号流模式，可借助针对性启发式方法而非通用机器学习特征学习进行有效检测，并提出轻量级启发式方案LoRD。
意义：为芯片设计安全提供轻量级、可解释的硬件木马检测思路，降低对大规模ML训练的依赖。
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naja-verilog：独立门级 Verilog 解析器
najaeda/naja-verilog — A standalone structural (gate-level) verilog parser
GitHub 项目 najaeda/naja-verilog 是一个独立的门级（结构级）Verilog 解析器，目前获约 43 颗星，定位为独立解析工具。
意义：门级网表解析是 EDA 与硬件形式化验证的基础能力，独立解析器可嵌入各类工具链，降低对商业 EDA 工具的依赖。
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najaeda/naja：面向EDA流程开发的网表API
najaeda/naja — Netlist API (and more) for EDA flow development
naja 是一个面向 EDA 流程开发的网表 API 项目，托管于 GitHub，当前约获 161 颗星。项目为电子设计自动化流程开发提供网表操作接口及相关能力，但未披露具体功能、支持语言与许可证信息。
意义：为 EDA 与芯片设计流程开发者提供可复用的网表操作接口，降低自研工具链门槛。