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从测试压缩到分层互连：为AI与HPC器件扩展SoC测试
From Test Compression To Hierarchical Connectivity: Scaling SoC Test For AI And HPC Devices
摘要显示，在AI与HPC芯片中，随着测试数据量增长，压缩虽能减少数据量，但测试数据的高效分发同样关键。文章讨论从测试压缩向分层连接架构演进，以应对大规模SoC测试挑战。
意义：AI/HPC芯片测试复杂度上升，分层连接与压缩协同设计成为提升测试效率、降低测试成本的关键方向。
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芯片行业技术论文汇总：9月22日
Chip Industry Technical Paper Roundup: Sept. 22
摘要显示，本期芯片行业技术论文汇总涵盖多个方向：面向2.5D/3D IC的AI热建模、chiplet与AI加速器协同设计、BEOL热导率、基于智能体的DRC修复、面向密集布线的强化学习、面向数字EDA的LLM编排，以及用于神经形态计算的chiplet互连。内容以论文标题式列举为主，未提供具体数据或结论。
意义：反映AI正加速渗透芯片热管理、物理验证、布线及EDA流程编排等关键环节，为开发者指明先进封装与AI辅助设计的技术趋势。
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Chiplet协同设计框架降低AI加速器能耗与设计成本（密歇根大学）
Chiplet Co-Design Framework Reduces Energy and Design Costs for AI Accelerators (University of Michigan)
摘要显示，密歇根大学研究人员发表技术论文《Fengshui: Demystifying Chiplet Ecosystem and Bespoke Neural Network Accelerator Codesign》，提出名为Fengshui的芯粒生态与加速器协同设计框架，可联合优化芯粒池组成与定制专用集成电路（BASIC）设计，旨在降低AI加速器的能耗与设计成本。论文发布时间标注为2026年9月。
意义：芯粒与定制加速器协同优化，有望降低AI芯片设计门槛与能耗，为chiplet生态提供可复用方法论。