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naja-verilog：独立门级 Verilog 解析器
najaeda/naja-verilog — A standalone structural (gate-level) verilog parser
GitHub 项目 najaeda/naja-verilog 是一个独立的门级（结构级）Verilog 解析器，目前获约 43 颗星，定位为独立解析工具。
意义：门级网表解析是 EDA 与硬件形式化验证的基础能力，独立解析器可嵌入各类工具链，降低对商业 EDA 工具的依赖。
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kepler-formal：数字设计等价性检查
keplertech/kepler-formal — Digital Design Equivalence Checking
keplertech/kepler-formal 是一个数字设计等价性检查开源项目，托管于 GitHub，当前获约 105 颗星，定位为数字电路设计的等价性验证方向。
意义：等价性检查是芯片前端验证的关键环节，开源实现可降低 EDA 工具链门槛，对硬件与 AI 加速器开发者有参考价值。
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najaeda/naja：面向EDA流程开发的网表API
najaeda/naja — Netlist API (and more) for EDA flow development
naja 是一个面向 EDA 流程开发的网表 API 项目，托管于 GitHub，当前约获 161 颗星。项目为电子设计自动化流程开发提供网表操作接口及相关能力，但未披露具体功能、支持语言与许可证信息。
意义：为 EDA 与芯片设计流程开发者提供可复用的网表操作接口，降低自研工具链门槛。